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          數字集成電路前端多時鐘設計專題班
       入學要求

            學員學習本課程應具備下列基礎知識:
            ◆ 電路系統的基本概念。

       班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)
           堅持小班授課,為保證培訓效果,增加互動環節,每期人數限3到5人。
       上課時間和地點
    上課地點:【上海】:同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領館區1號(中和大道) 【沈陽分部】:沈陽理工大學/六宅臻品 【鄭州分部】:鄭州大學/錦華大廈 【石家莊分部】:河北科技大學/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協同大廈
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       實驗設備
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            1、培訓過程中,如有部分內容理解不透或消化不好,可免費在以后培訓班中重聽;
            2、培訓結束后免費提供半年的技術支持,充分保證培訓后出效果;
            3、培訓合格學員可享受免費推薦就業機會。

            數字集成電路前端多時鐘設計專題班

    課程說明

    本次課程講授PLL原理,結構,應用,各功能模塊以及頂層具體實現方案。通過本課程培訓,學員可以掌握PLL的設計流程,并且能夠按照設計指標要求,實現PLL的設計與仿真,掌握PLL中關鍵模塊的設計方法以及提高性能的具體方案。

    課程提綱:

    1. PLL原理功能以及應用介紹
    2. PLL基礎
    (1) PLL線性模型,PD/Loop Filter/VCO/Frequency Divider等各模塊建模分析
    (2) 時鐘抖動和相位噪聲
    (3) 環路穩定性/帶寬/頻響/瞬態響應 性能分析
    3. PLL設計
    (1)系統級設計
    環路帶寬,系統穩定性設計
    (2)各子模塊設計
    鑒相器(PFD結構,性能分析,deadzone)
    電荷泵(Charge-Pump結構,電流mismatch,漏電,線性分析)
    環路濾波器(Loop Filter 無源,有源,二階,三階)
    壓控振蕩器(VCO 環振,LC振蕩器,改善jitter的方法)
    分頻器 (單模,雙模,高速)
    (3)Fractional-N PLL設計
    小數分頻原理,設計實現,spur的抑制
    4. 設計經驗以及一些先進結構
    設計以及版圖,降低jitter注意事項
    DLL,自偏置PLL,multi-curve VCO

    講師介紹:

    集成電路設計專業博士,從事模擬電路設計工作近8年,對模擬設計方面有著深入研究。

    招生對象

    l 微電子、電子工程、通信、計算機等相關專業背景、一年左右工作經驗的在職工程師;
    l 微電子、電子、通信、計算機等相關模擬電路設計有項目經歷的在讀研究生;

    報名要求

    l 具備電子電路、通信原理、半導體物理、微電子等基本知識,對CMOS模擬集成電路設計有基本的理解和掌握。
    l 有簡單或小規模電路設計經驗。

    培訓目標

    掌握PLL基本原理與設計參數,能分析和設計PLL集成電路,可獨立完成PLL前端設計。

     
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